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Synopsys aumenta los diseños para múltiples matrices con soluciones de verificación e IP de HBM3, las primeras en la industria

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Hoy ve el anuncio de Synopsys, Inc., sobre su tecnología y soluciones más nuevas para diseñadores de chips. Como una primicia en la industria, la compañía ha lanzado sus últimas soluciones IP HBM3, que consisten en PHY, controlador e IP para la verificación de paquetes 2.5D multi-die. Esta tecnología aumentará aún más el desarrollo de especificaciones de potencia mínima y alto ancho de banda para arquitecturas SoC destinadas a IA, computación y aplicaciones de gráficos eficientes y de alto procesamiento.

El controlador e IP DesignWare de Synopsys impulsa «un gran ancho de banda de memoria de hasta 921 GB / s». Por primera vez en la industria de chips, Synopsys Verification IP y la solución utilizan cobertura internamente, así como estándares de verificación, opciones de memoria HBM3 para emuladores ZeBu (listos para usar) y un diseño único de prototipo HAPS para sus sistemas para verificar la información de HMB3 IP. al sistema en chips. La compañía aumenta los desarrollos para sus diseños HBM3, lo que hace que la plataforma 3DIC Compiler para uso de múltiples matrices sea una «solución de análisis a nivel de sistema, implementación y exploración arquitectónica totalmente integrada».

Synopsys crea una nueva interfaz física para la memoria DDR5 y DDR4

«Synopsys continúa abordando los requisitos de diseño y verificación de los SoC intensivos en datos con soluciones de verificación e IP de interfaz de memoria de alta calidad para los protocolos más avanzados como HBM3, DDR5 y LPDDR5. Las soluciones completas de verificación e IP de HBM3 permiten a los diseñadores cumplir con un ancho de banda cada vez mayor , latencia y requisitos de energía mientras se acelera el cierre de la verificación, todo desde un único proveedor confiable «.

—John Koeter, vicepresidente sénior de marketing y estrategia para la propiedad intelectual de Synopsys

Synopsys DesignWare HBM3 PHY IP es un proceso de 5 nm, y está disponible como PHY prefabricado o configurable por el cliente, operando a velocidades de 7200 Mbps por chip pn pin, mejorando la eficiencia de energía y soporta hasta «cuatro estados operativos activos, «permitiendo frecuencias de escalado dinámico. DesignWare utiliza una matriz de micro golpes que está optimizada para ayudar a minimizar el área. La compatibilidad con las longitudes de seguimiento del intercalador permite a los fabricantes más espacio en las ubicaciones de PHY para que no afecte su rendimiento.

El amplio portafolio DesignWare IP de Synopsys incluye bibliotecas lógicas, memorias integradas, sensores PVT, prueba integrada, IP analógica, IP de interfaz, IP de seguridad, procesadores y subsistemas integrados. Para acelerar la creación de prototipos, el desarrollo de software y la integración de IP en SoC, la iniciativa IP Accelerated de Synopsys ofrece kits de creación de prototipos de IP, kits de desarrollo de software de IP y subsistemas de IP. Nuestra amplia inversión en calidad IP y soporte técnico integral permite a los diseñadores reducir el riesgo de integración y acelerar el tiempo de comercialización.

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