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Un vistazo a las GPU y APU basadas en la arquitectura de gráficos RDNA 3, chiplet de puente activo de AMD patenta con caché integrada para diseños de varios chips

AMD tiene publicado una nueva patente en la que la compañía habla de un chiplet activo que sirve como puente entre múltiples matrices de GPU, posiblemente basado en su arquitectura RDNA 3 de próxima generación para GPU y APU.

La patente de chiplet de puente activo de AMD podría darnos un vistazo de las GPU y APU basadas en la arquitectura gráfica RDNA 3 de próxima generación

La patente comienza indicando el elefante en la habitación y esos son los diseños de GPU monolíticos convencionales. Todos sabemos lo bien que funcionaron los chiplets para AMD en el segmento de CPU y la compañía ahora planea seguir la misma ruta en el lado de la GPU. No es de extrañar que el rival de AMD, NVIDIA, también esté invirtiendo en diseños de MCM que se utilizarán en sus GPU de próxima generación. También tiene sentido porque a partir de ahora, el avance de la tecnología de procesos es un factor crucial y no se puede reducir el tamaño de las GPU tanto como en los viejos tiempos considerando cuántas IP diferentes empaqueta una GPU singular en estos días.

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El diagrama de bloques ilustra un sistema de procesamiento 100 que emplea un chiplet de puente activo para acoplar chiplets de GPU de acuerdo con algunas realizaciones.

La solución de AMD es invertir en diseños de chiplet para sus arquitecturas de GPU de próxima generación. Podemos decir que este es nuestro primer vistazo a la arquitectura RDNA 3 o una variante futura de RDNA. AMD afirma que enfrenta un problema al hacer que varias GPU funcionen en paralelo, piense en Crossfire, que es una tecnología redundante, al igual que todas las implementaciones de múltiples GPU. Para solucionar este problema y hacer que el modelo de programación funcione para chiplet, AMD ha propuesto un chiplet puente activo que uniría múltiples chiplets de GPU.

El diagrama de bloques principal del diseño conceptual muestra un chip con múltiples chiplets. La parte de la CPU está conectada al primer chiplet de GPU a través de un bus de comunicación (generación futura de Infinity Fabric) mientras que los chiplets de GPU están interconectados a través del chiplet de puente activo. Esta es una interfaz de bus integrada que conecta un número n de chiplets de GPU. Lo que es más interesante es que el puente también contará con una LLC L3 (caché de último nivel) que es coherente y unificada en los múltiples chiplets, lo que reduce los cuellos de botella de la caché. Por lo tanto, el chiplet AMD Active Bridge permite el trabajo en paralelo de los chiplets en los modelos de programación existentes y reduce la necesidad de tener cachés L3 separados para cada chiplet de GPU.

HIGO. 2 es un diagrama de bloques que ilustra una vista en sección de chiplets de GPU y enlaces cruzados pasivos de acuerdo con algunas realizaciones.

HIGO. 3 es un diagrama de bloques que ilustra una jerarquía de caché de chiplets de GPU acoplados por un enlace cruzado pasivo de acuerdo con algunas realizaciones.

HIGO. 4 es un diagrama de bloques que ilustra una vista en planta de un chiplet GPU de acuerdo con algunas realizaciones.

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HIGO. 5 es un diagrama de bloques que ilustra un sistema de procesamiento que utiliza una configuración de cuatro chips de acuerdo con algunas realizaciones.

Actualmente, el diagrama de bloques habla de un diseño SOC que sugiere que este podría ser un diseño para futuras APU basadas en AMD RDNA 3 para movilidad, plataformas de escritorio y consolas; sin embargo, también deberíamos esperar una implementación similar en GPU discretas para gráficos de escritorio. tarjetas y futuros productos HPC basados ​​en las arquitecturas CDNA 2 y CDNA 3. Será interesante ver cómo esta tecnología funciona en las futuras GPU AMD Radeon e Instinct.

Actualmente, AMD presenta las soluciones Infinity Fabric e Infinity Cache en su línea existente de chips gráficos RDNA 2, por lo que se puede esperar un esquema de nombres como Infinity Bridge para esta solución una vez que se lance.

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